标签： vhdl
在Altera Quartos II中编译我的VHDL设计时，我会在几个网络（信号）的连接报告中收到此通知。 悬空逻辑究竟意味着什么？
连接到悬空逻辑。仅删除悬空端口的逻辑将被删除。
答案 0 :(得分：2)
您的设计的一部分未使用，可以（从工具的角度）删除而不更改输出。我可以在测试平台级别将信号断开连接或未使用