设计一个16位ALU

Question

我正在设计一个16BIT ALU，它几乎不需要操作。我有语法错误，＆＃34;无法确定运算符的定义＆＃34; +＆＃34;＆＃34;。

以下代码签名＆amp;无符号加法和减法和移位操作。它做的很少，像OR，XOR等其他操作，我没有显示，因为它们没有任何问题。

感谢。

的

的

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.ALL;

 entity ALU16 is port
 ( A: in std_logic_vector (15 downto 0);
 B: in std_logic_vector (15 downto 0);
 AluOp: in std_logic_vector (4 downto 0);
 shamt: in std_logic_vector (2 downto 0);
 Zero: out std_logic;
 Overflow: out std_logic;
 R: out std_logic_vector (15 downto 0)
 );
 end ALU16;


 architecture RTL of ALU16 is
 signal  temp : std_logic_vector( 16 downto 0);
 signal usgnA, usgnB, Reg1 : unsigned(15 downto 0);
 signal sgnA, sgnB, Reg2 : signed(15 downto 0);

 begin

 process(AluOp)
 variable p : integer range 0 to 15;
 begin

--usgnA <= unsigned(A);
--usgnB <= unsigned(B);

sgnA <= signed(A);
sgnB <= signed(B);


 case AluOp is

    when "00000" =>
        --Reg1 <= usgnA + usgnB; 
        temp <= ('0' & A) + ('0' & B);
        Overflow <= temp(16);
        --temp <= A + B;
        R<=temp(15 downto 0);
        --Overflow <= A(15) and B(15);

--  when "00001" =>
--      --Reg1 <= usgnA - usgnB;
--      R<=A-B;
--      if (A < B) then Overflow<= '1';
--      else Overflow<= '0';
--      end if;
--      
--  when "00010" =>
--      Reg2 <= sgnA + sgnB;
--      R<=std_logic(Reg2);
--      Overflow <= A(14) and B(14);
--      
--  when "00011" =>
--      R <= sgnA - sgnB;
--      R<=std_logic(Reg2);
--      if (sgnA < sgnB) then Overflow<= '1';
--      else Overflow<= '0';
--      end if;
--      
--      when "01011" =>
--              temp <= A;
--              temp <= shift_right(A,to_integer(shamt));
--              p :=to_integer(shamt);
--              for i in 1 to 3 loop
--              temp(i-1) <= '0';
--              end loop; 
--              R<= temp;
--          

    when others =>
        NULL;

--  if( R = "0000000000000000" ) then
--          Zero <= '1';
--      else Zero <='0';
--      end if;


 end case;
 end process;
end RTL; 

的

Answer 1

当您使用numeric_std（您应该使用）时，您需要将temp的类型更改为unsigned或将添加结果转换为std_logic_vector。对于带符号的加法，您可以通过将输入符号与输出符号进行比较来检测溢出。如果输入符号匹配且输出符号不同，则表示溢出。否则，你没有。我可能还建议为所有中间结果使用变量而不是信号（因此您不会遇到顺序信号分配的任何问题）：

process (AluOp)
  variable Temp : std_logic_vector(15 downto 0);
begin

...

when "00010" =>
  Temp := std_logic_vector(sgnA + sgnB);
  R <= Temp;
  Overflow <= (sgnA(15) xnor sgnB(15)) and (sgnA(15) xor Temp(15));

Answer 2

你正在对std_logic_vector做总结。 并且你没有使用ieee.std_logic_arith.all，所以它显示错误。 但在一个hdl文件中，您无法使用IEEE.NUMERIC_STD.ALL和ieee.std_logic_arith.all。 它会让编译器感到困惑。

so tryout temp＆lt; = std_logic_vector（unsigned（A）+ unsigned（B））; 它可能会解决您的问题。 试试这样的不同组合。