是否可以设计基于锁存器的FIFO而不是FF？

Question

基于锁存器的fifo（即电平敏感锁存器）在面积方面可能比基于FF的FIFO更便宜。我正在寻找基于锁存器的FIFO设计代码或架构。到目前为止，我没有遇到任何问题。是否可以设计一个？我正在寻找一些论文或想法开始......

Answer 1

您可以使用保留pulse latches的advantages of both latches and flip-flops，提供更高的性能和更低的功耗，但常见的CAD工具并不经常“完全”支持它们。

或者，您可以将自己的触发器转换为两个对级别敏感的master/slave latches。触发器可以由两个相反的锁相器实现。这通常是为了实现时间借用而不是必然导致更小/更快的电路。这样你的FIFO结构非常类似于基于触发器的设计，除了每个触发器被两个锁存器替换。

Answer 2

可以使用fifos的锁存器，但我没有任何代码方便显示如何。通常，我已经看到fifos被实现为存储的'sram'，其周围有fifo逻辑的包装器。这种结构也可以相对自然地处理不同的读/写时钟。

我不知道具体的启发式方法，但我认为

• 使用翻牌实现小型sram单元格。
• 使用锁存器实现中型sram单元。
• 使用实际的ram单元实现大型sram单元。

使用触发器和锁存器之间存在一些交叉点，其中控制逻辑和锁存器路由的额外开销值得在实际存储中节省区域。