SystemVerilog数组随机种子的Shuffle函数

时间:2014-02-14 05:21:57

标签: system-verilog

每次运行下面的代码时,我都会得到相同的输出。

module array_shuffle;
   integer data[10];

   initial begin
      foreach (data[x]) begin
         data[x] = x;
      end

      $display("------------------------------\n");
      $display("before shuffle, data contains:\n");

      foreach (data[x]) begin
         $display("data[%0d] = %0d", x, data[x]);
      end

      data.shuffle();
      $display("------------------------------\n");
      $display("after shuffle, data contains:\n");

      foreach (data[x]) begin
         $display("data[%0d] = %0d", x, data[x]);
      end

   end
endmodule

输出:

------------------------------

before shuffle, data contains:

data[0] = 0
data[1] = 1
data[2] = 2
data[3] = 3
data[4] = 4
data[5] = 5
data[6] = 6
data[7] = 7
data[8] = 8
data[9] = 9
------------------------------

after shuffle, data contains:

data[0] = 8
data[1] = 6
data[2] = 7
data[3] = 9
data[4] = 5
data[5] = 0
data[6] = 1
data[7] = 4
data[8] = 2
data[9] = 3

有没有办法播种随机函数的随机化?

1 个答案:

答案 0 :(得分:3)

Shuffle每次返回相同的结果,因为您可能使用相同的种子运行模拟器。这是预期的行为,因为当您运行模拟并发现错误时,您希望能够重现它,无论任何设计(以及某种程度上的测试平台)更改。要查看不同的输出,请尝试在模拟器命令行上设置种子。对于Incisive,这是:

irun -svseed 1    // sets the seed to 1
irun -svseed random   // will set a random seed

也可以使用set_randstate操纵随机数生成器的种子,但我不会搞砸。