FPGA编译器的中间表示

Question

在为标准计算机编写编译器时，可以针对现有的中间表示（如LLVM IR），而不必担心系统之间棘手的架构差异。 FPGA存在这样的事情吗？

Answer 1

不是真的。综合工具已经具有架构感知能力，因此输出网表已经针对目标设备进行了定制。

你最接近的将是使用ASIC工具来定位一个简单的门和触发器库。这将产生一个“最低公分母”的网表（尽管重新定位到FPGA，因为从该表示回到“它是一个加法器，所以我可以使用进位链”是不会有效的）非平凡。

更新 - 我发现你想要开发一个实验性HDL ......

我建议如果您想从实验性HDL转到比特流，只需输出VHDL或Verilog，然后运行传统工具。我的感觉是你真的不想负责将（例如）加法器映射到LUT +进位链，因为它需要几年时间才能与当前工具一样好。

如果您还没有，请查看MyHDL如何做同样的事情。