是否可以在vhdl中使用for / loop的变量进行索引？

Question

我是VHDL代码的新手。

我想使用for / loop中定义的变量索引共享变量。它似乎在模拟中工作，虽然编译器告诉我有一些警告：

（ID：13024）。输出引脚卡在VCC或GND上。

不幸的是，它没有按预期的那样在船上工作。

我想用于/ loop因为它们似乎很好地降低了所使用的“总组合函数”的复杂性，所以我想以一种愚蠢的方式索引，我的共享变量。

这是我的代码的摘录：

for I in I_top to I_top loop
for J in J_top to J_top loop

    if type = 1 then
        matrix(I,J) := "110";   
        vector(I) := vector(I) + 1;
        end := true;
    elsif type = 2 then
    ...
    end if;
end loop;
end loop;

Answer 1

我想我找到了解决这个问题的方法。

我的理解是在VHDL中使用10x10变量会带来很多复杂性，因为编译器会为它们分配所需的所有资源。

如果您想使用空格来保存变量，可以使用ram芯片之类的东西：

http://www.doulos.com/knowhow/vhdl_designers_guide/models/simple_ram_model/

然后，您需要管理地址周期和读/写周期，但之前的复杂性似乎消失了。