system verilog - uvm - 依次等待pkt

Question

我在uvm的system-verilog中运行。 我想按顺序发送请求并等待响应pkt。我怎么能这样做？

感谢您的帮助。

Answer 1

在创建和随机化事务时，序列会向sequencer发送请求。然后，定序器将事务发送给驱动程序，驱动程序使用方法put_response（rsp）发送响应。在您的序列中，您可以使用方法get_response（rsp）这是一个阻塞调用，并等待驱动程序发回响应。这很好地解释了here

Answer 2

这就是所谓的从属序列。您首先从序列发送一个虚拟请求，然后（通常来自驱动程序）您将响应发送回序列，该响应基本上交换了请求/响应的含义。可以找到一个示例here。