Systemverilog宏不需要';'在一条线的尽头

Question

在 SystemVerilog 中，不需要在一行末尾添加“;”，例如：
`uvm_do(pkt)
我想知道编译器如何处理这个问题，但是如果没有“;”则不能处理常规行。

谢谢，
Nadav。

Answer 1

SystemVerilog在语句的末尾始终需要使用分号。

但是，您需要查看UVM宏扩展的代码。大多数宏扩展为看起来像的代码：

`define uvm_whatever \
    begin \
       some_code(); \
    end

如果您要手动输入开始/结束代码，则end后不需要分号。因此，在宏调用结束时不需要分号。

以下是UVM文档的引用：

  

宏表示文本替换，而不是语句，因此它们应该   不要以冒号结束。