指令之间的延迟

Question

MIPS管道中的添加和存储指令之间的延迟是多少？ 假设我有以下两条说明。

ADD.D F4,F0,F2
S.D   F4,0(R1)

书中给出了这两个的延迟为2 CC，但我认为如果我们可以绕过管道中的值，它就不必是任何延迟。 只要F4中的值3rd CC准备就绪，我们就可以将F4中的值转发到S.D指令，因为R1无关用ADD.D指令。

如果我这么认为错了，那么正确的延迟是什么？