取消连接信号

时间:2013-07-29 18:51:03

标签: verilog

我正在使用{}将几个信号连接到总线上,是否有一种简单的方法可以将其反转?

assign bus = {signal1, signal2, signal3};

我正在努力完成与

类似的事情
assign {signal1, signal2, signal3} = bus;

目前,我正在做

assign signal1 = bus[0];
assign signal2 = bus[1];
assign signal3 = bus[2];

由于

1 个答案:

答案 0 :(得分:1)

基本上你问的是如何将总线的位分配给各种信号名称。

因此,如果您的信号可以说是40位,例如:

 wire [39:0] bus;

然后我们可以,例如,将20个MSB分配给另一个信号名称(别名),将20个LSB分配给不同的信号名称。

wire [19:0] signal1, signal2;

assign {signal1,signal2} = bus;

我们在这里所做的就是说,“将总线和信号2的所有位分配给20个LSB,并且signal1等于其他MSB(恰好是20位)。