是否有必要让“控制单元下一个状态寄存器”为FALLING边沿触发？

Question

可以考虑每个模块具有以下功能： [1]它可以存储数据。 [2]它可以对数据进行操作。（算术运算）

模块的一些属性（列出这一点，我现在很关心。） [1]模块中的所有寄存器/存储器元件都是RAISING边沿触发。

现在，这种架构可用于创建计算机处理器的模型。

真实交易： 是否需要控制单元下一个状态寄存器＆＃34;是否已经触发了egde触发？ （下面我解释为什么我这么认为）

CLOCK: 
     |------|         |------|[1]      |------|         |------|    
_____|      |_________|      |_________|      |_________|      |____     
                   |----| 
                 Data should be valid in this region at least.(considering the setup/hold time).
            |----------------|[1]
____________|                |_________
So the write signal should be up (if control unit want to) in this region.

此控制信号只是输入和CURRENT STATE的结果。 这意味着当当前状态改变时控制信号改变，这意味着状态应该在下降沿改变[1]。 因此，状态的改变只是控制单元状态寄存器的变化＆＃34;这发生在时钟的下降沿。 这就是为什么我认为＆＃34;是否有必要让控制单元下一个状态寄存器＆＃34;被边缘触发＆＃34; ....我在思考/考虑事情是对的吗？

如果是，则在实际处理器中也应该发生相同的（控制单元状态寄存器的下降沿触发）。

我正在学习东西所以请原谅+纠正我的错误

Answer 1

处理此问题的常用方法是考虑时钟的上升沿触发“获取”周期，并考虑下降沿触发“执行”周期。

在“获取”期间，存储器地址递增，来自存储器的数据被提供以稳定并传播到控制电路（例如ALU的设置，用于控制事物的解复用器，用于条件测试的采样状态的多路复用器，设置移位逻辑等等）。

在“执行”期间，触发由控制电路输出控制的事物（即，将测试由多路复用器读取的测试状态，并且如果为真，则可以通过用分支地址加载程序计数器来获取分支，因此，在下一个获取周期中，系统将从分支地址加载下一条指令，而不是简单地递增到内存中的下一个地址。）

回答：慷慨的男人“BL”（名字缩写）