Question

我在Google上找不到任何运气，所以请点击：

有没有人听说过设计编译器指令来指定合成哪种类型的加法器？我正在寻找一些有点像这样的东西：

logic [7:0] a, b, c, d, e, f;

/* ... */

// synopsys use_carry_look_ahead
assign c = a + b;

// synopsys use_carry_select
assign f = d + e;

FWIW，我正在使用SystemVerilog并使用Synopsys DC编译器编写，但如果有人听说过为其他编译器完成此操作的指令，我很满意。

谢谢！

Answer 1

不确定它是否正是您所寻找的，但set_dp_smartgen_options

中有很多加法器选项

   status set_dp_smartgen_options
          [-all_options auto | true | false | default]
          [-booth_encoding auto | true | false]
          [-booth_radix8 auto | true | false]
          [-booth_mux_based auto | true | false]
          [-booth_cell auto | true | false]
          [-mult_nand_based auto | true | false]
          [-inv_out_adder_cell auto | true | false]
          [-4to2_compressor_cell auto | true | false]
          [-adder_radix auto | 2 | 3 | 4]
          [-ling_adder auto | true | false]
          [-hybrid_adder auto | true | false]
          [-carry_select_adder_cell auto | true | false]
          [-cond_sum_adder auto | true | false]
          [-sklansky_adder auto | true | false]
          [-brent_kung_adder auto | true | false]
          [-bounded_fanout_adder auto | true | false]
          [-mux_based auto | true | false]
          [-inv_adder_cell auto | true | false]
          [-sop2pos_transformation auto | true | false]
          [-tp_opt_tree auto | true | false]
          [-tp_oper_sel auto | true | false]
          [-smart_compare auto | true | false]
          [-optimize_for default | area | speed | area,speed]
          [-power_effort off | auto | medium | high]
          [-hierarchy]
          [design or cell list]
          [-retime design_list]
          [-retime_clk_period period_value]

Answer 2

我不知道选择特定实现的Synopsys编译指示，但DesignWare文档声称您可以强制Design Compiler使用其中一种可用的体系结构。

是否有用于指定合成的加法器类型的编译器指令？

2 个答案: