我做了一些研究，但找不到太多信息。
我想知道ARM嵌入式处理器有多少 L1 读取和L1写入端口以及端口有多宽。具体来说，我对Cortex-A8，Cortex-A9和Cortext-A15感兴趣。
我的盲目猜测是Cortex-A9处理器有一个L1读端口和一个L1写端口，宽64位。我的另一个猜测是它有一个共享的读/写端口。有什么想法？
答案 0 :(得分：3)
这些处理器具有单独的L1指令和数据缓存。我很确定所有ARM内核的L1 I-cache和D-cache都有1个读取和1个写入端口Furber p.81。
L1缓存在每个核心中，因此有关详细信息，我将转到核心TRM，例如Cortex-A9 TRM而不是MPCore TRM。第7章讲述了每个数据路径的64位数据路径。
答案 1 :(得分：2)
Afaik你应该检查每个处理器的AXI功能。
例如，Cortex-A9的页面包含AXI主接口属性和状态的详细表格：
Cortex-A9 MPCore L2接口可以有两个64位宽的AXI总线主控。
Cortex-A15的网页包含的信息较少，说明：
该处理器实现了AMBA 4 AXI Coherency Extensions（ACE）主接口和AMBA 3 AXI加速器一致性端口（ACP）从接口。 ACE和ACP都支持硬件可配置的64位或128位数据宽度。
还存在类似的页面或Cortex-A8。