无法在vivado 19.1中模拟Verilog代码（DRC错误）

Question

我尝试在vivado 19.1上模拟以下代码：

https://github.com/0x2fed/FPGA-Keccak-Miner

但是当我强制计时时会出现此错误：

DRC Error : DEN is enabled before DRDY returns on keccakminer.sertx.temperature_blk.xadc_blk.inst instance
$finish called at time : 1150 ns : File "/wrk/2019.1/continuous/2019_05_24_2552052/data/verilog/src/unisims/XADC.v" Line 455

出什么问题了？ :(

我也可以在以下链接中找到解决方案，但我无法理解和使用它：

https://forums.xilinx.com/t5/Simulation-and-Verification/Failure-DRC-Error-DRPEN-is-enabled-before-DRPRDY-returns/td-p/719793

ty，如果您能帮助我修复它。