如何在systemVerilog中编写D触发器

Question

我目前正在SystemVerilog中设计一个计数器，并且不确定如何设计D-flip翻转模块。

Answer 1

综合工具为在always_ff进程中分配的所有信号推断出一个触发器。

因此，如果您要设计8b计数器，则应编写：

logic [7:0] cnt;
always_ff @ (posedge clk or negedge rst_n) begin : proc_cnt
  if(!rst_n) cnt <= 0;
  else cnt <= cnt + 1;
end