我正在尝试编写一个makefile来编译和模拟一些vhdl代码。
是否可以通过linux / windows命令行创建项目？
打开工具并运行“新项目”很简单，但是没有从命令行进行此操作的文档。
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我不知道如何直接从命令行使用project命令。但是我还有另一种方法可以做到这一点。如果您进入命令行，则可能已经知道。
无论如何，您可以编写一个包含项目命令的.do文件，然后使用 vsim -c -do filename.do 执行它。
例如，我的filename.do包含“ project new。pro_name”
答案 1 :(得分：0)
我的建议是不要使用项目，它们会妨碍您的工作。
正如Rakend前面提到的，只使用简单的.do文件，如果您想做一些额外的事情，就可以使用完整的Tcl解释器。
如果要使用Makefile，请手动编译代码，然后运行vmake为您创建Makefile。但是，vcom / vlog很快，所以您只需要.do。
祝你好运
汉斯。