Vivado时钟实现错误SystemVerilog

Question

我收到以下实现错误。我的设计中没有时钟。我该如何解决？

实施 场所设计 [Place 30-574] IO引脚和BUFG之间的路由布置不良。如果此次优条件对于本设计是可接受的，则可以在.xdc文件中使用CLOCK_DEDICATED_ROUTE约束将该消息降级为警告。但是，强烈不建议使用此替代。这些示例可以直接在.xdc文件中使用，以覆盖此时钟规则。     

en_IBUF_inst (IBUF.O) is locked to IOB_X0Y11
 and en_IBUF_BUFG_inst (BUFG.I) is provisionally placed by clockplacer on BUFGCTRL_X0Y0

[Place 30-99]放置器失败，并显示以下错误：“ IO Clock放置器失败” 请在放置期间查看所有的ERROR，CRITICAL WARNING和WARNING消息，以了解失败的原因。

[通用17-69]命令失败：放置器无法放置所有实例

Answer 1

您似乎正在尝试使用非全局时钟功能的引脚作为设计内部的时钟。我不确定您的意思是“我的设计中没有时钟”，请注意，即使您的设计是异步的，我也相信Vivado会使用时钟资源来启用闩锁-否则您可能确实有时钟（例如任何always @(posedge ...)），都没有意识到。

您需要使用具有时钟功能的引脚作为时钟输入；或通过使用不支持时钟的路由来接受诸如占空比失真之类的可能问题，并使用xdc文件中建议的“ set_property”命令抑制错误。