在SystemVerilog中，wait语句和使用while循环有什么区别？

Question

我想知道使用wait语句等待标志设置还是使用传统循环直到设置标志之间有什么区别。

wait (flag === 1); //Implementation 1

while ( flag != 1); //Implementation 2

Answer 1

while语句将阻止当前进程，直到表达式变为真为止。

如果表达式为真（flag为假），则您编写的{{1}}循环将变为无限零延迟循环。这将挂起模拟。