不知道为什么这个systemverilog属性失败

Question

我在systemverilog中具有以下属性：

 property rule_1(trig, prop, clk, rst=1'b0);
    @(clk) disable iff(rst) trig |-> prop;
  endproperty 

hello:  assert property (rule_1($rose(clk_in),s_eventually(always(clk_in == clk_in1)),fast_clk));

我遇到以下错误：

内核：错误：断言'hello'失败，时间：45ns（45 clk），testbench.sv（64），范围：测试，开始时间：36ns（37 clk）

内核：错误：断言'hello'失败，时间：45ns（45 clk），testbench.sv（64），范围：测试，开始时间：26ns（27 clk）

内核：错误：断言'hello'失败，时间：45ns（45 clk），testbench.sv（64），范围：测试，开始时间：16ns（17 clk）

内核：错误：断言'hello'失败，时间：45ns（45 clk），testbench.sv（64），范围：测试，开始时间：6ns（7 clk）

我要检查的是只要clk_in和clk_in1最终对齐，测试就可以通过。我不确定我的属性为什么会失败。有人可以纠正我的财产吗？

链接到EDAPlayground：https://www.edaplayground.com/x/3tb7

波形如下：