Question

我将测试具有axi4-stream和apb接口作为输入而axi4接口作为输出的复杂模块。
据我了解，我应该建立这种环境：

                                      |-----------------------------------------------
                                      |                                              |
                             _________|_________           _______________     ______v______
                            |                   |         |               |    |            |
                            |   APB-monitor     |         | AXI4-monitor  |--->|            |
                            |___________________|         |_______________|    |            |
                                       |                          |            |            |
 ____________        ______________    |     _________            |            |            |
|            |      |              |   |    |         |           |            |            |
| APB-seqr   |----->| APB-master   |---*--->|         |           |            |            |
|____________|      |______________|        |         |           |            |            |
                                            |   DUT   |           |            |            |
 ____________        ______________         |         |-----------*----------->| Scoreboard |
|            |      |              |        |         |                        |            |
|AXI4-S-seqr |----->|AXI4-S-master |---*--->|         |                        |            |
|____________|      |______________|   |    |_________|                        |            |
                                       |                                       |            |
                                       |                                       |            |
                             --------------------                              |            |
                            |                    |                             |            |
                            |   AXI4-S-monitor   |---------------------------->|            |
                            |____________________|                             |____________|

对吗？如果是这样，我应该如何将交易从监视器发送到记分板？我猜我应该使用analysis_port / imp对，但是我不能在记分板类中重载write方法，因此据我了解，我不能在一个类中使用三个分析端口。
谁能指出我这种复杂设计的uvm示例？
当前，当尝试使用分析端口时出现此类错误：

#    Time: 0 ps  Iteration: 0  Region: /uvm_pkg::uvm_analysis_imp #(axi4_s_pkg::axi4_s_seq_item, ecaa_pkg::ecaa_scoreboard) File: D:/questasim64_10.4c/win64/../verilog_src/uvm-1.1d/src/uvm_pkg.sv
# ** Error: (vsim-8754) D:/questasim64_10.4c/win64/../verilog_src/uvm-1.1d/src/tlm1/uvm_analysis_port.svh(114): Actual input arg. of type 'class work.axi4_s_pkg::axi4_s_seq_item' for formal 'trans' of 'write' is not compatible with the formal's type 'class work.apb_pkg::apb_seq_item #(3, 2, 32, 32, 4)'.```

Answer 1

以下是解决问题的两种方法。

1。简单方法（使用uvm_analysis_imp_decl宏）

只需为每个输入在组件类外部调用宏。宏声明了分析展示的特殊风格。传递给宏的参数在imp的类型名称和write方法的名称中用作后缀。然后，您为每个输入实例化一个imp，并为每个输入定义一种方法。例如：

`uvm_analysis_imp_decl(_AXI4_S)
`uvm_analysis_imp_decl(_AXI4)
`uvm_analysis_imp_decl(_APB)

class scoreboard extends uvm_scoreboard;

  uvm_analysis_imp_AXI4_S #(AXI4_S_xact, scoreboard) AXI4_S_export;
  uvm_analysis_imp_AXI4   #(AXI4_xact,   scoreboard) AXI4_S_export;
  uvm_analysis_imp_APB    #(APB_xact,    scoreboard) APB_export;
  ...
  function void build_phase(uvm_phase phase);
    AXI4_S_export = new("AXI4_S_export", this);
    AXI4_export   = new("AXI4_export",   this);
    APB_export    = new("APB_export",    this);
  endfunction
  ...
  function void write_AXI4_S(AXI4_S_xact t);
    ...
  endfunction

  function void write_AXI4(AXI4_xact t);
    ...
  endfunction

  function void write_APB(APB_xact t);
    ...
  endfunction
  ...

2。艰难的方式（嵌入式订户）

实例化记分板上的三个订户。每个都有一个单独的范围，因此每个都有自己的write方法。

选择哪种环境架构来验证多接口模块

1 个答案: