“ if”如何与verilog中的寄存器一起使用？

Question

a = reg [3：0]。 “ a”的什么值在“ if（a）”中返回true？ “ if”是否以先前的格式检查寄存器的哪个单元？ 它是否仅对a = 0000返回0或是否存在使if（a）= 0的其他值？

Answer 1

如果a是reg [3:0]，则仅当false时，它会在if语句内的计算结果为a == 4'b0000。