I2C序列的断言属性

时间:2019-04-10 19:22:35

标签: system-verilog assertion

我正在尝试断言I2C协议的行为。我想声明以下属性:START之后应紧跟STOPREP_START。 我有3位:start在遇到启动条件时变高,并保持高电平直到遇到停止或rep_start stop会在达到停止条件时变高,并且对于repeat_start也是如此。

当我尝试以这种方式声明属性时,我处于正确的轨道吗?我认为使用s_until是可行的,因为我希望它最终检查停止或rep_start:

assert property(@(posedge scl) start until stop_reached)
else 
    $error("I2C sequence error"); 

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