有没有办法警告Chisel3中错误的时钟域交叉？

Question

正如我从Chisel wiki中所读到的，可以在单个模块中声明多个时钟域。

但是，如果我们需要通过两个不同的时钟域读取/写入信号，则管理亚稳态（使用双d锁存器，异步fifo等）非常重要。

如果我们不进行管理，那就是设计错误。有没有办法让凿子检查设计中错误的时钟域交叉？

Answer 1

目前不行。这是必需的，但至今尚未实现。