如何在systemverilog中控制实数舍入模式

时间:2019-04-01 11:24:58

标签: rounding system-verilog ieee-754

我想为FPU模块编写一个测试,但是找不到在SystemVerilog中更改实数舍入模式的方法。系统功能或存在任何简便的方法可以做到这一点吗?

谢谢您

1 个答案:

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无法更改舍入模式(远离0)。您可以选择使用$ rtoi函数截断,或直接使用$ realtobits查看位模式。