如何在systemverilog中控制实数舍入模式

Question

我想为FPU模块编写一个测试，但是找不到在SystemVerilog中更改实数舍入模式的方法。系统功能或存在任何简便的方法可以做到这一点吗？

谢谢您

Answer 1

无法更改舍入模式（远离0）。您可以选择使用$ rtoi函数截断，或直接使用$ realtobits查看位模式。