verilog-a：端口电流的时间导数

Question

我有一个模块，可以给我当前的输出。

代码示例：

module core(p,n);
inout p,n;
electrical p,n,ep,en;
......
......
analog begin
     ....
     ....
     ....
     I(ep,en) <+ area*`P_U0*(M);
     I(p,n) <+ ddt(I(ep,en));
end
endmodule

在仿真中，电流显示为平坦的dc 0。

但是如果我不做时间导数，它会给我电流，这会在瞬态仿真中根据时间范围提供可变电流。

不带导数的代码：

module core(p,n);
inout p,n;
electrical p,n;
......
......
analog begin
     ....
     ....
     ....
     I(p,n) <+ area*`P_U0*(M);         
end
endmodule

谁能帮助我，当我做错事时怎么了？