Question

我正在尝试创建一个具有其他内存模块的模块，我试图拥有一个参数为array的参数，然后使用此参数通过以下代码生成模块实例，现在我试图仅通过设置实例化此模块该参数数组的一个元素只有一个索引

现在下面的代码将为您提供我已经尝试过的想法，但是编译器给出了一个错误--“” MEM_AT_CS不是数组“”

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typedef enum   {NONE , SSRAM_X16 , SSRAM_X32 , SDRAM_X8 , SDRAM_X16 , 
                SDRAM_X32 , SYNC , ASYNC} memory_config_type;

module MEM_MODEL_WRAPPER (mem_intf intf , input logic mc_clk);

  parameter no_of_chip_select = 8;
  parameter memory_config_type MEM_AT_CS[no_of_chip_select-1 :0] = 
         '{NONE ,NONE ,NONE ,NONE ,NONE ,NONE ,NONE ,NONE  };


  genvar i;

  generate
    for(i=0 ; i<no_of_chip_select;i++) begin    

       case(MEM_AT_CS[i]) 
       SDRAM_X8:begin       
             .
             .
             .

现在是顶级模块

module top ;

  //////////here i want to set the parameter array by index 

  defparam mem_dut.MEM_AT_CS[2] = SSRAM_X16;

  MEM_MODEL_WRAPPER  mem_dut(mem_intf , mc_clk);

endmodule

我也尝试过

MEM_MODEL_WRAPPER #( .MEM_AT_CS[2] (SSRAM_X16) ) 
                                    mem_dut(mem_intf , mc_clk);

Answer 1

您无法对一部分参数执行此操作。您需要设置整个数组。这是一个示例：

module M#(parameter int array[2] = '{1,2})();
   initial $display("%m {%0d,%0d}", array[0], array[1]);
endmodule // M

module top();
   M m1();

   M m2();
   defparam m2.array = '{3, 4};

   M #(.array('{5,6}))m3()   ;
endmodule // top

Answer 2

SystemVerilog不允许使用部分参数数组（即，仅分配参数数组的单个索引）。您只能一次分配整个数组：

MEM_MODEL_WRAPPER #(.MEM_AT_CS('{NONE, NONE, SSRAM_X16, NONE, NONE, NONE, NONE, NONE})) mem_dut(mem_intf , mc_clk);

模块中的systemverilog参数数组，实例化模块时如何设置参数数组单个元素

现在是顶级模块

2 个答案: