错误：在Verilog中实现宏时，字符（'）不匹配

Question

尝试用简单的代码实现宏。

define MEM_SIZE 1024

module hello_world;

  initial
    begin
      $display('MEM_SIZE);
    end
endmodule

执行此命令时，出现以下给定错误：-

unmatched character (')

Answer 1

因为您使用单引号（'）而不是反引号（`）$display( `MEM_SIZE)

代码：

`define MEM_SIZE 1024

module hello_world;

initial begin
  $display(`MEM_SIZE);
end
endmodule