一定范围的延迟

时间:2018-12-04 17:26:31

标签: verilog fpga

我遇到了异步信号问题,该信号必须从2nS限制到2.2nS。 设置最大延迟和设置最小延迟会产生不同的结果 设置最大延迟与建立时间相互作用,而设置最小延迟与保持时间相互作用。 在这种情况下,我只需要将设置时间设置为特定范围即可。是否可以自动执行?

1 个答案:

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您可能可以使用#(min:typ:max)语法进行延迟。它允许您在开始仿真时选择延迟模型。确切的方法取决于您使用的模拟器。即synopsys提供了'sdf'文件来允许它。

LRM 28.16.1中的示例

parameter min_hi = 97, typ_hi = 100, max_hi = 107;
logic clk;
always begin
   #(95:100:105) clk = 1;
   #(min_hi:typ_hi:max_hi) clk = 0;
end