在系统Verilog中初始化4位输入

Question

假设我有输入逻辑，例如：x = 0, y= 1,z = 0,k = 1; 我有一个输出：output [3:0] reg result;我希望它成为二进制的1010（kzyx）。我尝试过

assign result = 4'kzyx;

我该怎么做？

Answer 1

您可以简单地使用{}连接此信号：

assign result = {k,z,y,x};

串联是将一个或多个表达式所产生的位连接在一起的结果（请参阅IEEE1800-2017中的第11.4.12节）。

PS请注意，如果使用assign，则应将输出定义为wire，而不是reg。