标签: computer-science cpu-architecture cpu-cache
我试图了解两级缓存之间的块传输(假设L1和L2),让L1的块大小为4个字,L2的块大小为16个字,L1和L2之间的数据总线是4个字。如果在L1高速缓存中发生未命中,则数据传输将如何发生,是所有在parellel中同时传输的字(在L1和L2高速缓存之间),只有一次存储器访问(因为数据总线大小是等于L1高速缓存的大小)或者需要4次内存访问来在L1和L2高速缓存之间传输4个字。请帮忙。