Question

我想看看a1和b1中存储了什么值，但我只得到“xxxxxx”作为输出。为什么呢？

我的代码旨在获取a和b的值，这些值是4位有符号数。如果a或b的MSB为1，我使用中间变量a1和b1来对这些数字进行2的补码，否则对我的主代码使用相同的a和b。但我无法获得中间值。

相关代码和测试平台;

module xx(a,b,z);
    input   signed [3:0] a,b;
    output  signed [7:0] z;
    integer i;
    wire w1,w2,w3,w4,w5,w6,w7,w8,w9,w10,w11,w12;    
    reg [3:0] pp0,pp1,pp2,pp3;
    reg [3:0] a1,b1;

   always @ (a or b)  begin  
      if ( a[3] == 1 && b[3] == 1) begin
          a1 <= ~a + 1;
          b1 <= ~b + 1;
      end else if ( a[3] == 1 && b[3] == 0) begin
          a1 <= ~a + 1;
          b1 <=b;
      end else if ( a[3] == 0 && b[3] == 1) begin
          a1 <= a;
          b1 <= ~b + 1;
      end else begin
          a1 <= a;
          b1 <= b;
      end
   end
.....
endmodule

测试平台

module xxt();
    reg  signed [3:0]a,b;
    wire  signed [7:0]z;
    reg [3:0] a1,b1; 

    xx w1(a,b,z);

    integer i;
    integer j;

    initial
    begin
        for ( i = 0; i<16; i = i + 1)
        begin
            for ( j = 16; j>0; j = j - 1)
            begin
                #10 b=j; a=i;
                //$display("a*b=z %d %d %d", a, b, z);
                //$display("a*b=z %b %b %b", a, b, z);
                $display("%t\ta\tb\ta1\tb1\tz\n\t\t%b\t%b\t%b\t%b\t%b", $time, a, b, a1, b1, z);
                $display("%t\t%d\t%d\t%d\t%d\t%d", $time, a, b, a1, b1, z);
            end
        end
    end


endmodule

我的成绩单仅显示此

 10 a   b   a1  b1  z
#       0000    0000    xxxx    xxxx    xxxxxxxx
#                   10    0   0  x   x     x
#                   20  a   b   a1  b1  z
#       0000    1111    xxxx    xxxx    xxxxxxxx
#                   20    0  -1  x   x     x
#                   30  a   b   a1  b1  z
#       0000    1110    xxxx    xxxx    00000000
#                   30    0  -2  x   x     0
#                   40  a   b   a1  b1  z
#       0000    1101    xxxx    xxxx    00000000
#                   40    0  -3  x   x     0
#                   50  a   b   a1  b1  z
#       0000    1100    xxxx    xxxx    00000000
#                   50    0  -4  x   x     0
#                   60  a   b   a1  b1  z
#       0000    1011    xxxx    xxxx    00000000
#                   60    0  -5  x   x     0
#                   70  a   b   a1  b1  z
#       0000    1010    xxxx    xxxx    00000000
#                   70    0  -6  x   x     0
#                   80  a   b   a1  b1  z
#       0000    1001    xxxx    xxxx    00000000
#                   80    0  -7  x   x     0
#                   90  a   b   a1  b1  z
#       0000    1000    xxxx    xxxx    00000000
#                   90    0  -8  x   x     0
#                  100  a   b   a1  b1  z
#       0000    0111    xxxx    xxxx    00000000
#                  100    0   7  x   x     0
#                  110  a   b   a1  b1  z
#       0000    0110    xxxx    xxxx    00000000
#                  110    0   6  x   x     0
#                  120  a   b   a1  b1  z
#       0000    0101    xxxx    xxxx    00000000
#                  120    0   5  x   x     0
#                  130  a   b   a1  b1  z
#       0000    0100    xxxx    xxxx    00000000
#                  130    0   4  x   x     0
#                  140  a   b   a1  b1  z
#       0000    0011    xxxx    xxxx    00000000
#                  140    0   3  x   x     0
#                  150  a   b   a1  b1  z
#       0000    0010    xxxx    xxxx    00000000
#                  150    0   2  x   x     0
#                  160  a   b   a1  b1  z
#       0000    0001    xxxx    xxxx    00000000
#                  160    0   1  x   x     0
....

and so on

Answer 1

也许您可以尝试将a1和b1声明为logic，然后将其初始化。

Answer 2

因为您显示的a1，b1是xxt测试模块中的变量，并且您不对它们执行任何操作。您可能感兴趣的a1，b1是本地（内部）您的xx模块。

此外，您在模块xx中使用非阻塞分配，您应该使用阻塞分配。它在模拟中起作用，但合成粪便会引起抱怨。

为什么我的verilog测试台无法显示中间变量？

2 个答案: