SystemVerilog中敏感列表中的总线

Question

当总线中的任何位被切换（posedge）时，是否可以在always块中评估语句？例如如果我有：

input [1:0] a;
always@([what to do here?]) begin
  [statements]
end

我试过了

always@(posedge a)

以及

always@(posedge a[1:0])

但模拟仅显示a [0]的假设是评估的语句。

我无法使用＆＃34;，＆＃34;或＆＃34;或＆＃34;因为宽度是由参数决定的。 提前谢谢！

Answer 1

您需要为每个位生成一个进程

event ev;
for （genvar ii =0;ii<$bits(a);ii++) begin 
   always  @(posedge a[ii] ) ->>ev;
end 
always @ev ...