“alias”附近：语法错误VHDL编译

Question

我正在尝试编译一个使用别名的测试平台。此测试平台在VHDL2008中编译但

alias reg_test is << signal dut.i_dut_int.extra_signal : std_logic >>;

返回：

  

*错误：靠近“alias”：语法错误

我把这条线放在哪里。

有什么问题？