Question

我在VHDL测试平台中使用聚合时遇到了一些问题（如下所示，简写）。

library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.numeric_std.all    

entity TB is 
end entity;

architecture RTL of TB is
    -- constant(s)
    constant  CLK_PERIOD    : time                         := 10 ns; -- 100 MHz
    -- signal(s)
    signal    CLK           : std_logic                    := '0';
    signal    nRST          : std_logic                    := '1';
    signal    CONFIG_REG    : std_logic_vector(7 downto 0) := (others => '0');
begin
    -- clock driver
    CLK  <= NOT CLK after (CLK_PERIOD / 2.0);

    -- main process
    process
    begin
        -- reset driver...
        nRST  <= 
            '1', 
            '0' after (CLK_PERIOD * 1);

        -- set initial configuration...
        CONFIG_REG <= (
            6           =>  '1',     
            3 downto 2  => "01", 
            7 | 0       =>  '1', 
            others      =>  '0'
        );

        -- do test-bench stuff...

        -- update configuration...
        CONFIG_REG <= (
            6           =>  '0',     
            3 downto 2  => "10", 
            7 | 0       =>  '1', 
            others      =>  '0'
        );

        -- do more test-bench stuff...
    end process;
end architecture;

我真的想要＆＃39;命名＆＃39;配置寄存器的各个部分，以便它实际上读得很好。

所以我想说：

Bit[6]   = ENABLE
Bit[3:2] = MODE
Bit[7|0] = READY_DONE

我知道我可以使用常量来表示6：

constant  ENABLE : integer := 6;

然后我的代码看起来像这样：

CONFIG_REG <= (
    ENABLE      =>  '1',     
    3 downto 2  => "01", 
    7 | 0       =>  '1',
    others      =>  '0'
);

但我一直难以接受尝试获取范围3 downto 2和7|0，以便代码看起来像：

CONFIG_REG <= (
    ENABLE      =>  '1',     
    MODE        => "01", 
    READY_DONE  =>  '1',
    others      =>  '0'
);

我认为我可以使用别名来完成此操作并且我一直在查看VHDL Golden Reference Guide (p.15)，这对于理解别名和范围非常有用，但我仍然无法弄清楚如何命名一个范围本身或一个＆＃39;或＆＃39;（|）的值。

目前我有以下＆＃39; hack＆＃39;，我并不是真的喜欢......

constant ENABLE :  integer := 6;
alias    MODE   is CONFIG_REG(3 downto 2);
-- what to do about the OR though???

CONFIG_REG <= (
    ENABLE      =>  '1',     
    MODE'RANGE  => "01", 
    7 | 0       =>  '1',
    others      =>  '0'
);

我真的想让我的测试平台可读，这样当我6点钟看它时。从现在开始，我会知道它在做什么，而不必去弄清楚＆＃34;现在再次有点[6] ???＆＃34;或者如果我不得不将代码交给另一位开发人员，他们可以很容易地了解我想要完成的工作。

如果有任何帮助/建议，我们将不胜感激。

感谢阅读。

编辑：修正7 | 0有效：

无效：

7 | 0       =>  "10",

有效：

7 | 0       =>  '1',

Answer 1

请注意，您的代码无效：聚合符号7 | 0代表索引组，而不是向量。它应该与std_logic值相关联，而不是std_logic_vector。此外，在2008年之前的VHDL版本中，汇总符号3 downto 2也应该与std_logic值相关联：

-- set initial configuration...
CONFIG_REG <= (
    6           => '1',     
    3 downto 2  => '1', 
    7 | 0       => '0', 
    others      => '0'
);

在VHDL 2008中，现在支持离散范围的选择与聚合类型的表达式之间的关联。所以，3 downto 2 => "01"在VHDL 2008中没问题。但是由于许多合成器仍然没有完全支持VHDL 2008，所以你应该小心，除非这个代码当然不应该被合成。

无论如何，使用记录而不是向量可能是您的问题的一个选项。如果您还需要数据的矢量版本，则可以非常轻松地在矢量和记录类型之间编写转换函数。例如：

package foo is
  type config_type is record
    ready:    std_ulogic;
    enable:   std_ulogic;
    foobar:   std_ulogic_vector(1 downto 0);
    mode:     std_ulogic_vector(1 downto 0);
    reserved: std_ulogic;
    done:     std_ulogic;
  end record;

  function rec2vec(v: config_type) return std_ulogic_vector;
  function vec2rec(v: std_ulogic_vector) return config_type;
end package foo;

package body foo is
  function rec2vec(v: config_type) return std_ulogic_vector is
  begin
    return v.ready & v.enable & v.foobar & v.mode & v.reserved & v.done;
  end function rec2vec;

  function vec2rec(v: std_ulogic_vector) return config_type is
    constant vv: std_ulogic_vector(7 downto 0) := v;
  begin
    return (ready => vv(7), enable => vv(6), foobar => vv(5 downto 4),
            mode => vv(3 downto 2), reserved => vv(1), done => vv(0));
  end function vec2rec;
end package body foo;

然后，您可以使用聚合符号来分配记录：

signal config_reg: config_type;
...
config_reg <= (
  ready  => '1',
  enable => '1',
  foobar => "--",
  mode   => "01",
  others => '0'
);

转换为来自矢量：

signal config_reg_v: std_ulogic_vector(7 downto 0);
...
config_reg_v <= rec2vec(config_reg);
...
config_reg <= vec2rec(config_reg_v);
...
config_reg <= vec2rec(X"ff");

注意：我使用std_ulogic和std_ulogic_vector代替已解决的std_logic和std_logic_vector。这有很好的理由，但这是另一个问题。

Answer 2

我更喜欢在我的包中定义全宽度常量：

subtype ConfigRegType is std_logic_vector(7 downto 0) ; 
constant CFG_ENABLE : ConfigRegType := B"0_1_000000" ; 
constant CFG_MODE0  : ConfigRegType := B"0000_00_00" ; 
constant CFG_MODE1  : ConfigRegType := B"0000_00_00" ; 
constant CFG_MODE2  : ConfigRegType := B"0000_10_00" ; 
constant CFG_MODE3  : ConfigRegType := B"0000_11_00" ; 
constant CFG_READY  : ConfigRegType := B"1_0000000" ;
constant CFG_DONE   : ConfigRegType := B"0000000_1" ;
. . .

现在，当您准备好写信时，只需＆＃34;或＆＃34;您想要的值：

CONFIG_REG <= CFG_ENABLE or CFG_MODE1 or CFG_READY or CFG_DONE ;

我已经玩过其他方式，但是，你注意到他们似乎需要了解实施细节。

使用别名的VHDL聚合分配

2 个答案: