为什么在verilog中这是一个错误的陈述？

Question

`timescale 1ps/1ps
module test1(output t1, input t2, input t3);
   always begin
        #1 or U_t1(t1, t2, t3);
   end
endmodule

我想要这个或者t2和t3并将它存储在t1中，延迟时间为1秒，但是我收到了错误的语句错误。

Answer 1

请参阅IEEE Std 1800-2012，第28节。门级和开关级建模，了解实例化延迟门的正确语法。不应以这种方式使用always块。以下内容将在输出上添加1ps延迟：

`timescale 1ps/1ps
module test1(output t1, input t2, input t3);
    or #1 U_t1 (t1, t2, t3);
endmodule