我有一个设计的门级结构网表，其中有40,000个门和5000个触发器，用于verilog。它是一个扁平的网表，里面没有子电路。我想通过删除一些触发器和逻辑门从这个大型网表中提取另一个网表。出口网表也应该是verilog。我想知道现有工具是否可以做到。
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您可以使用Design Compiler（来自Synopsys）或RTL编译器（来自Cadence）等综合工具导入网表，删除门（例如来自tcl脚本）并写出修改后的网表。
我确信还有很多其他工具可用于此目的，因此它还取决于您对这些工具的可用性，当然还有您知道如何使用哪些工具的偏好。 / p>
答案 1 :(得分：0)
一旦设计编译器导入网表，就可以删除任何触发器或门。这是一个简单的例子。
remove_cell {U1/reg1}
以下命令有助于搜索网表中的单元格。
get_cells "U1/reg*"