如何在Quartus中使用多个Verilog文件

Question

我正在使用Altera（现在的英特尔）Quartus Prime开发s / w和DE0_Nano Cyclone IV开发板学习Verilog。我有Charles Roth等人的书“Digital Systems Design Using Verilog”，它在Verilog模块级别上表现得非常出色。我还查看了许多在线教程，并且我有一个使用单个Verilog文件的项目，尽管它很好。

我缺少什么，找不到任何指导是如何将项目拆分为多个层次结构的Verilog源文件。我只希望层次结构的顶级文件在Quartus项目的.bdf文件中实例化顶层模块（项目的顶层像电路一样绘制）。

任何想法如何做到这一点？我认为只需包含顶级Verilog文件中的低级文件（通过`include指令）不是最好的方法。 （虽然怀疑它会起作用）

帮助表示感谢， 约翰

Answer 1

首先，创建子电路（在HDL中或作为原理图/ BDF文件）。完成后，保存并打开子电路文件，选择File->Create/Update->Create Symbol Files for Current File。

然后，转到顶级原理图，然后单击符号工具。除了标准的基元列表之外，您还应该看到一组“项目”符号。在那里，您应该找到一个包含在您的子电路中的块，以包含在顶层模块中。

Answer 2

只需将Verilog文件添加到项目中：Project - ＆gt;在项目中添加/删除文件......它们将根据需要进行编译和实例化。