如何在Verilog中实现可综合的DPLL？

Question

在可综合的Verilog中有没有直接的方法来实现全数字锁相？应该合成一切（包括VCO）。我想要锁定的信号是系统时钟频率的~0.1-1％。我正在使用我从1980年的IEEE论文中重建过的论文，但它的表现并不像宣传的那样好。

为简单起见，锁可以处理二进制脉冲信号。

Answer 1

在FPGA设计中，我通常使用内置的DCM或PLL。

Cyclone 2内置最多4个PLL。

查看PLLs in Cyclone 2。