标签： tcl synthesis vlsi asic
我对DC编译器Synopsys有疑问。在合成单元放置在端口附近是否存在任何约束。我不想使用固定的位置。我在想，有些单元格非常重要，靠近端口，但我不想使用固定单元格或任何具有固定坐标的约束...