Verilog 4'b0000中的语法错误

Question

我似乎遇到了一个奇怪的语法错误。就我而言，它不应该是错的？我在EDA Playground上尝试过多次模拟。它们都返回语法错误。

以下是代码：

//varaibles to store temp reg ID's
  reg [3:0] reg_d, reg_s, reg_t;

  always @* begin
    reg_d = 4’b0000;
    reg_s = 4’b0000;
    reg_t = 4’b0000;

我做了更多的事情并将其关闭。这是错误。

Error-[SE] Syntax error
  Following verilog source has syntax error :
  "wramp.sv", 64: token is '\037777777742'
      reg_d = 4\037777777742\037777777600\037777777631b0000;

似乎是'但是是的。我搜遍谷歌搜索正确的语法，但找不到我所拥有的任何错误。有谁知道如何解决这个问题？

Answer 1

代码中使用的撇号不是“正确的”撇号。如果您查看错误消息或代码开头的注释，则字符'是正确的，而代码中有’。这些字符不起作用，因此您必须将它们更改为正确的版本。