如何检查语法错误并在Xilinx vivado中运行systemVerilog代码？

Question

我是SystemVerilog和Xilinx Vivado 2014.3.1的新手。之前我曾经在Xilinx ISE上为Verilog工作。现在我正在使用SystemVerilog进行处理器设计。我正在尝试运行简单和门代码以熟悉Vivado 2014.3.1版本。我无法检查语法错误并运行模拟。