我现在读了两遍，通过减少信号分配的数量，可以提高VHDL代码的仿真性能。在vhdl2proc盖斯勒指出，信号分配比变量分配长约100倍。在Ben Cohen的书“VHDL Answers to Frequently Asked Questions”（第222页）中，也有人说将多个信号分配合并为一个可以改善模拟时间，但他没有给任何数字命名。
通过减少我并不是指简单地省略它们，而是例如将多个信号放入记录中，使用该记录的变量，然后在过程结束时将变量类型记录分配给信号类型记录，从而大大减少信号分配的数量。
我认为这个说法听起来很合理，但不确定100倍的改进，但是因为我想把它包含在我的论文中，所以有一个源代码会很好。也许有人确认这个说法，或者甚至更好地给一个消息来支持它？