Question

使用ModelSim。试图模拟一个上下两位计数器。编译很好，但是当我尝试运行模拟时，我收到以下错误：

**错误：（vsim-3043）D：/ModelSim/examples/Lab7.v(46):未解析的对'state'的引用。

模块是：

module TwoBitCounter(input Dir, clock, reset);

reg[1:0] state;

parameter S0 = 2'b00, S1=2'b01, S2=2'b10, S3 = 2'b11;

always @(posedge clock or negedge reset)
    if (reset == 0) state<=S0;

    else case(state)
        S0: if(Dir) state = S1; else state = S3;
        S1: if(Dir) state = S2; else state = S0;
        S2: if(Dir) state = S3; else state = S1;
        S3: if(Dir) state = S0; else state = S2;
    endcase

endmodule

Testbench是：

module Counter_TB;

reg Dir, clock, reset;


TwoBitCounter DA0(.Dir(Dir), .clock(clock), .reset(reset) );

initial begin

reset = 0;
Dir = 1;

#5 reset = 1;

forever #205 Dir = ~Dir;

end

initial begin
clock = 0;
forever #25 clock = ~clock;
end



initial #800 $stop;

initial $monitor ("State AB: %b", state);

endmodule

我用Google搜索了，但我发现在使用always块中的东西时出现了这个错误，但我并没有在always块中使用它。

谢谢！

Answer 1

由于state是TwoBitCounter模块的内部变量，因此当您尝试直接在$ monitor语句的testbench模块中访问它时会出现错误。您可以使用分层说明符访问它：

initial $monitor(DA0.state);

或者，您可以将state声明为TwoBitCounter模块的output端口，并在测试平台中连接到它。

Verilog - 错误：模拟时“未解析的引用”

1 个答案: