Xilinx 10.1中的DCM

Question

如何在DCM中生成不同的时钟？假设我想要20mhz，24mhz，28mhz，32mhz，在xilinx 10.1中同时使用单个数字时钟管理器ip核心。

Answer 1

尝试在Xilinx CoreGen应用程序中使用时钟向导。

Answer 2

每个设备系列都可以使用不同的DCM实现。 所以要进一步，你必须考虑： -

您的目标是哪种Xilinx FPGA？

和

您输入的时钟频率是多少？

每个DCM都可以为您提供Clk，Clk 2x，Clk DV（Divde）和Clk Fx（频率合成）。

您可以为ClkDv指定分频比（1.5到16）。

对于ClkFx，您提供多个（M）和除（D）值，然后输入时钟速率* M / D.

因此，单个DCM无法为您提供20mhz，24mhz，28mhz和32mhz的时钟。

如果您使用OutputLogic提及的时钟向导，则可以使用可能的组合。您可以从Xilinx网站下载webpack来获取时钟向导。