Question

我正在将VHDL代码翻译成Verilog。有人知道要翻译这个吗？

VHDL代码：

U1 : CORRECTION
  port map(
       CONFIG => CONFIG,
       MAC(0) => MAC(0),
       MAC(1) => MAC(1),
       MODD => MODD,

我在Verilog中试过这个但是......

CORRECTION U1 (
       .CONFIG (CONFIG),
       .PWM (PWM),
       .MAC (MAC),
//       .MAC[0] (MAC[0]),
//       .MAC[1] (MAC[1]),
       .MODD (MODD),

Answer 1

评论者正确地指出，您无法仅在verilog中连接部分端口，但是您可以使用串联信号连接到端口。

如果您的MAC输入声明为

输入[1：0] MAC，

您可以使用

在实例中连接到它

.MAC（MAC [1：0]），

或

.MAC（{MAC [1]，MAC [0]}），

如果顶级MAC信号大于2，则可以工作。

将VHDL转换为Verilog：将总线的特定网络实例化为组件输入

1 个答案: