我正在使用Sugiyama的有向图布局算法来生成很好的verilog电路图。我遇到的问题是布局算法假设每个块（或顶点）只有一个输入或输出边。但是实际电路可以具有多个输入和输出连接的块，理想情况下它们保持固定的顺序。
我正在考虑为每个输入添加额外的顶点，但不知何故将连接到一个块的所有顶点作为一个单元处理 - 在Python中，类似于[ [a.in], [b.in], [c.in1, c.in2] ]，其中c是具有2个输入的块。在构建层之间的连接矩阵时，列表将被展平。
我是否在正确的轨道上？有更简单的方法吗？你能指点我帮助我扩展Sugiyama的算法来处理这些块的任何资源吗？