Question

在verilog中添加或减去带符号的数字时，我无法理解如何处理溢出。

当我使用无符号数字时，这非常简单：

input [15:0] A;
input [15:0] B;
input [3:0] S;
output reg [15:0] AddAB;
...
always@(*)
    begin
        {OFAdd, AddAB} <= A + B;
        {OFSub, SubAB} <= A - B;
...
        case(S)
            0:
            begin
                Display <= AddAB;
                DisplayOF <= OFAdd;
            end
            1:
            begin
                Display <= SubAB;
                DisplayOF <= OFSub;
            end
...

我会得到正确的输出。但是使用带符号的输入做同样的事情，我的溢出值得错了

input signed [15:0] A;
input signed [15:0] B;
input [3:0] S;
output reg signed [15:0] AddAB;
...
always@(*)
    begin
        {OFAdd, AddAB} <= A + B;
        {OFSub, SubAB} <= A - B;
...
        case(S)
            0:
            begin
                Display <= AddAB;
                DisplayOF <= OFAdd;
            end
            1:
            begin
                Display <= SubAB;
                DisplayOF <= OFSub;
            end
...

例如，如果A = -21846且B = 88，我得到适当的值AddAB = -21758，但我得到DisplayOF = 1.减法也是如此。我得到了SubAB的正确值，但是当我不应该在DisplayOF上出现溢出时。

如果它有任何区别，我的测试平台看起来基本上就像这个

    A = 16'sb1010101010101010;
    B = 16'sd88;
    S = 4'd0;
    #10;

    A = 16'sb1010101010101010;
    B = 16'sd88;
    S = 4'd1;
    #10;

我不关心可合成性，我只是想弄清楚如何处理有符号值的一元算术溢出。

如果有人能指出我正确的方向，我会非常感激，谢谢你！

Answer 1

{OFAdd, AddAB} <= A + B;在示例中，MSB（OFAdd）不是溢出位。如果你有权访问加法器的最后一位，这可以作为溢出，但在RTL中你只能访问另一个全加器位。

A more detailed previous answer，它显示了如何使用两个MSB来检测溢出和下溢。

基本溢出/下溢限制器：

AddAB = A + B;
case (AddAB[MSB:MSB-1])
  2’b01 : add = MAX_POS;//Overflow
  2’b10 : add = MAX_NEG;//Underflow
 default: add = AddAB[MSB-1:0]; //In Range
endcase

Answer 2

如果两个输入都具有相同的符号并且结果具有相反的符号，则您已签名溢出。看到 https://electronics.stackexchange.com/questions/476250/signed-overflow-detection/476254#476254

verilog签名加法和减法

2 个答案: