在Quartus合成之前是否可以修改Qsys生成的Verilog？
我在Qsys下设计了一个组件。我在Quartus（14.0）项目下添加了design.qsys文件，并将其选为“顶级”。
Qsys生成一个名为design.v的verilog顶级组件，但如果我修改它，Quartus将在合成项目时删除我的修改。
我想修改顶部组件，以便在fpga I / O（chipselect和write）上“导出”一些avalon信号，以便在我的示波器上看到它。
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好的，我找到了解决方案。 事实上，我选择 design 。 qsys 作为«顶级»。这样做可以重新生成所有HDL代码。 为避免这种情况，添加设计。 qip 是首选方式。该文件可以在以下目录中找到： 设计/合成/ design.qip