在Verilog中分配值：assign，＆lt; =和=之间的差异

Question

我刚刚开始学习Verilog，我已经从不同的来源看到了这三行。我对这三者之间的区别感到困惑：

1. c＆lt; = a＆amp; b;
2. 指定c = ~a;
3. c = 1＆＃39; b0;

这些线似乎为c赋值，但区别是什么？感谢。

Answer 1

1）<=非阻塞，并在时钟的每个正边沿执行。这些是并行评估的，所以不保证订单。这方面的一个例子就是注册。

2）assign =在永远声明之外连续分配。当RHS发生变化时，LHS的值会更新。

3）=阻塞分配，内部始终语句强制执行顺序。