SV编译错误：意外的标记整数

Question

我正在编译Active-HDL9.1模拟器中的以下系统verilog代码。编译时我得到这个错误

错误：VCP2000 tb_hutil.sv：（35,15）：语法错误。意外的标记：整数[_INTEGER]。预期的代币：'约束'。

package hutil_pkg;
`define DATE "June_2012"
`ifdef TBID
`else
  `define TBID "rapidio2_testbench"
`endif

`ifdef AUTHOR
`else
  `define AUTHOR "ALTERA"
`endif


`define INFO     32'h00000001
`define DEBUG    32'h00000002
`define WARNING  32'h00000004
`define FAILURE  32'h00000008

static integer err_cnt;          //Line no.35 //error on this line

我不明白这个错误，不知道问题是系统verilog语法还是工具问题。

Answer 1

在发布的示例中，缺少endpackage。如果没有定义的语句，你也可以使用`ifndef。

以下示例在EDA Playground上编译：

package hutil_pkg;
`define DATE "June_2012"
`ifndef TBID
  `define TBID "rapidio2_testbench"
`endif

`ifndef AUTHOR
  `define AUTHOR "ALTERA"
`endif

`define INFO     32'h00000001
`define DEBUG    32'h00000002
`define WARNING  32'h00000004
`define FAILURE  32'h00000008

static integer err_cnt; 

endpackage